CRG Requirement → Design Table Generator

将 CRG 需求表（子系统、IP、时钟/复位信号名、备注/频率）自动转换为 时钟树设计表 和 复位树设计表，并推荐 PLL 数量与时钟树架构。

生成的设计表可直接作为 cr_tree_diag_gen 的输入，形成完整 pipeline：

需求表 → crg_req_to_design → 设计表 → cr_tree_diag_gen → drawio / excalidraw

Capabilities